VerilogHDL在数字集成电路设计中的教学与探索

【摘要】近年来，Verilog HDL硬件描述语言在数字集成电路设计、数字逻辑设计等方面得到了广泛应用，在集成电路专业方向课程建设方面起着越来越重要的作用。本文在分析总结Verilog HDL硬件描述语言发展史的基础上，探讨了其在教学方面的应用，同时总结其进行数字集成电路设计方法步骤，最后进行了实践探讨，对集成电路专业方向发展具有重要的参考意义。

【关键词】Verilog HDL；VHDL；集成电路；实践

【Abstract】In recent years，Verilog HDL hardware description language design，digital integrated circuit digital logic design has been widely used and plays a more and more important role in the integrated circuit specialty curriculum construction.Based on the analysis and summary of Verilog HDL hardware description language history，discusses its application in teaching，and summarizes the steps of digital integrated circuit design method，finally discusses the practice，has an important reference significance to the professional direction of integrated circuit.

【key words】Verilog HDL；VHDL；integrated circuit；practice

【中图分类号】G642 【文献标识码】B 【文章编号】2095-3089（2017）07-0033-02

作为 “互联网”、“人工智能” 等当前热门行业的基础，集成电路专业方向一直备受社会倚重，已逐渐演变为当代制造业的基础行业[1]。集成电路设计分为模拟集成电路设计和数字集成电路设计两个方面，前者主要由电容、电阻、晶体管等组成，主要处理的是模拟信号，侧重于功耗、噪声、工艺等方面的设计和应用；而后者主要针对数字信号处理进行设计，采用硬件描述语言结合EDA工具实现建模、设计、综合、仿真、验证等。硬件描述語言包括多种，但目前符合IEEE标准的有VHDL和Verilog HDL，这两种硬件描述语言各有优劣，在当今数字集成电路设计方向教学上，都有着广泛的应用。与VHDL相比，Verilog HDL具有较容易入门、程序性强、采用的厂商多和工程师应用案例较多等优点[2]。因此，在考虑学生就业、在业界适应性因素的基础上，选择Verilog HDL语言教学有利于提高学生的整体竞争优势。

一、 Verilog HDL在教学中的应用

Verilog HDL和VHDL是当今应用最为广泛的两种硬件描述语言（HDL：Hardware Description Language），两门语言采用IEEE标准，广泛应用于嵌入式FPGA的项目开发以及集成电路仿真、设计、验证中。Verilog HDL由美国军方研发。1983年，Gateway Design Automation（GDA）公司的Philip Moorby首创了Verilog HDL，后来Moorby成为Verilog HDL-XL的主要设计者和Cadence公司的第一合伙人。1984至1986年，Moorby设计出第一个关于Verilog HDL的仿真器，并提出了用于快速门级仿真的XL算法，使Verilog HDL语言得到迅速发展。1987年Synonsys公司开始使用Verilog HDL行为语言作为综合工具的输入。1989年Cadence公司收购了Gateway公司，Verilog HDL成为Cadence公司的私有财产。1990年初，Cadence公司把Verilog HDL和Verilog HDL-XL分开，并公开发布了Verilog HDL。随后成立的OVI（Open Verilog HDL International）组织负责Verilog HDL的发展并制定有关标准，OVI由Verilog HDL的使用者和CAE供应商组成。1993年，几乎所有ASIC厂商都开始支持Verilog HDL，并且认为Verilog HDL-XL是最好的仿真器。同时，OVI推出2.0版本的Verilong HDL规范，IEEE则将OVI的Verilog HDL2.0作为IEEE标准的提案。1995年12月，IEEE制定了Verilog HDL的标准IEEE1364-1995。目前，最新的Verilog语言版本是2000年IEEE公布的Verilog 2001标准，其大幅度地提高了系统级和可综合性能。

HDL语言以文本形式来描述数字系统硬件结构和行为，是一种用形式化方法来描述数字电路和系统的语言，可以从上层到下层来逐层描述自己的设计思想。即用一系列分层次的模块来表示复杂的数字系统，并逐层进行验证仿真，再把具体的模块组合由综合工具转化成门级网表，接下去再利用布局布线工具把网表转化为具体电路结构的实现。目前，这种自顶向下的方法已被广泛使用[3]。其教学目标是学习使学生掌握Verilog HDL语言的语法基础以及程序结构，能够采用其进行数字逻辑设计。同时，通过该门课程的学习，学生能够掌握数字集成电路的设计方法，提高嵌入式系统的设计水平，以适应当前物联网、大数据等新技术的发展，同时为后续微处理器与系统，可编程片上系统等专业课程打好基础。

二、基于Verilog HDL的集成电路设计方法

（一）可编程逻辑器件

PLD（Programmable Logic Device），可编程逻辑器件，是一种集成度高、处理速度快，能够实现由用户编程定义的某种逻辑功能的新型逻辑器件，并且可以实现加密与重新定义编程，分为CPLD和FPGA[4]。CPLD（Complex Programmable Logic Device）即复杂可编程逻辑器件，与FPGA（Field Programmable Gate Array）现场可编程门阵列实现的功能基本相同，只是内部结构略有不同，并且两者的区别可以被忽略统称为FPGA。

（二）设计方法

基于Verilog HDL的集成电路设计，主要是通过硬件描述语言描述数字系统的接口、结构、行为和功能。再通过软件设计工具，转换为门级电路，利用可编程逻辑器件自动布局布线工具，把网表转换为要实现的具体电路结构。

以可编程逻辑器件为载体的集成电路设计采用硬件描述语言，可以让设计人员快速地开发出功能强大的芯片，这是数字集成电路设计和应用的发展方向[5]。（三）设计步骤

一般来说，完整的以可编程逻辑器件为载体的集成电路设计步骤包括设计准备、设计输入、功能仿真、设计处理等。

设计准备：设计人员根据任务，提供设计方案，并根据任务要求、工作速度、实现的可能性、成本等方面对所设计出的方案进行反复论证，并对设计所需器件进行选择，最终选择合适的设计方案与器件类型。

设计输入：利用Verilog HDL语言“自顶而下”的设计方法，根据模块的划分从而实现复用[6]。

功能仿真：在完成电路设计欲实施设计方案之前，应先利用专用的仿真工具对设计方案进行功能仿真，验证整体系统功能是否符合设计需求。通过仿真从而实现以及发现设计中是否有错误，以此提高设计的可靠性，从而加快设计进度。在电路仿真中，常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC.Verilog和NC.VHDL等。

设计处理：设计处理是可编程逻辑器件设计中的核心环节。在设计处理过程中，编译软件将对设计输入文件进行综合优化、实现、布局布线、仿真以及下载调试等工作。

三、基于Verilog HDL的集成电路设计专业课程实践

Verilog HDL作为一种硬件描述语言，在使用时只需将我们所需的数字电路的功能或结构描述出来，然后通过PC端的EDA设计软件综合出来即可。相比较传统的设计方法，既可以节省时间也可以很大程度上提高设计效率，突破了传统设计方法的局限性。同时，使用计算机电路设计软件进行集成电路设计是适应时代高集成工艺的必然结果。目前，国内外很多高校都开设了集成电路设计的相关课程，大多数以FPGA为开发平台。在国外，关于FPGA的技术已经达到了一个很高的水平；相比较于国内，FPGA虽然起步较晚，与国外FPGA的技术有较大差距，但发展迅猛，上升空间很大。所以集成电路设计专业课程的开设可促进国内高校师生对于FPGA技术的学习、掌握与应用，最终使其达到能进行一些科研任务的开发。

现今，各种数字电路的集成芯片由于具有低功耗，数据的传输、运算速度快等优点，在各大领域都有广泛的应用。同时，在一些科研类竞赛例如全国大学生电子设计大赛中，集成电路在课题设计中更是被广泛推崇，甚至在一些课题中，倘若不采用集成电路，根本无法完成课题任务，满足课题所需要求。可以说Verilog HDL与集成电路设计的结合将成为各种电子技术设计竞赛选手必须掌握的基础技能和制胜的法宝。此外，集成电路所需功能都可通过Verilog HDL进行描述，然后通过综合生成门级电路单元即可对其进行调用。

在教学该门课程时，需要大量的进行实验验证，通过实例来学习每一个教学知识点，提高学生的学习效率与兴趣。传统的教学教师往往按照基本的语法、原理讲起，实际应用较少，学生感觉课堂枯燥无味，最终导致教学效果不理想。即需要改变教学模式，将理论知识融入到实验重，通过仿真、上板调试提高学生的学习兴趣。由简单的基础到复杂的设计，累积所学的知识点，更加有利于学生的学习。同时，也可以采用项目教学法进行教学，该方法在很多高校都已经应用并且取得了卓越的效果。

四、结语

Verilog HDL硬件描述语言进行数字集成电路设计具有简便、应用范围广、资源丰富等优点。本文对Verilog HDL发展历程进行了总结，并探讨了其应用于集成电路设计的可行性以及实践步骤，最后总结出以項目选择、项目的划分、实施、定期检查和评估为三大学习纲要步骤进行学习，相比传统的填鸭式教学，具有很多的方面的优势。学生既能掌握所需要学习的知识点，又能够具备企业项目工作的经历。

参考文献

[1]潘卓伟.集成电路制造业发展思路研究[J].通讯世界，2017（2）：156-157.

[2]吴坚，杨润标.《VHDL硬件描述语言》课程教学方法初探[J].吉林教育：综合，2016（29）.

[3]郭家荣.项目教学法在Verilog HDL程序设计教学中的应用[J].教育现代化，2016（30）.

[4]王巍，高德远，牟澄宇.可编程逻辑器件的VHDL设计[J].航空电子技术，1999（1）.

[5]高立新，程龙余.基于FPGA的集成电路设计专业及课程研究[J].深圳职业技术学院学报，2011，10（5）：38-40.

[6]高忠坚，魏茂金，张锐戈，等.Verilog HDL数字钟电路的设计研究[J].萍乡高等专科学校学报，2016，33（3）：27-31.

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